跟小編一起來看看近期國內外電子材料領域都有哪些最新研究進展吧～
1 科研動態
1、IEEE T. Comp. Pack. Man.：2.5D封裝的熱機械挑戰：翹曲和互連可靠性綜述
先進封裝技術通過在單個封裝基板上安裝多個芯片來彌補芯片和封裝尺寸之間的差距。使用無源器件的2.5D封裝已被廣泛采用，容量和性能均有提升。然而，由于硅中介層尺寸較大，2.5D封裝在熱機械可靠性方面存在挑戰。
近日，韓國首爾大學的研究人員回顧了學術界和產業界為解決與2.5D封裝（特別是硅中介層）相關的熱機械挑戰所做的一些努力，重點關注翹曲和板級互連可靠性。主要內容包括仿真和測量方法，以評估和預測封裝組件的熱機械特性，例如翹曲和應變分布以及球柵陣列的疲勞和壽命。另外文章還討論了材料和幾何設計因素的影響。文章最后提出了當前方法和應用前景的挑戰。該文章以“Thermo-Mechanical Challenges of 2.5D Packaging: A Review of Warpage and Interconnect Reliability”發表于IEEE T. Comp. Pack. Man.上。
2、IEEE T. Comp. Pack. Man.：使用燒結銅芯片貼裝技術提高功率循環測試下的3.3 kV全SiC功率模塊的可靠性
利用SiC材料寬帶隙特性，使低導通和開關損耗功率模塊能夠在更高的最大結溫下工作。這也意味著更寬的溫度范圍工作，因此需要更高的功率循環下的服役可靠性。然而，由于碳化硅的硬質材料特性，與傳統硅功率模塊相比，碳化硅功率模塊的功率循環測試結果較差。
近日，日本大阪大學等機構的研究人員通過用新的銅燒結芯片連接替換傳統的焊接芯片連接來解決可靠性問題。本工作開發了一種燒結銅芯片貼裝技術，用于3.3 kV 450A全SiC功率模塊（最大結溫為450℃）。燒結銅芯片貼裝改變了功率循環測試的失效模式，由芯片附著層裂紋擴展變成頂部電極上的鍵合線脫落。功率循環測試顯示，與傳統富鉛焊料連接的SiC模塊相比，使用壽命提高了六倍。該文章以“Reliability Improvement of 3.3 kV Full-SiC Power Modules for Power Cycling Tests with Sintered Copper Die Attach Technology”發表于IEEE T. Comp. Pack. Man.上。
圖1. 功率循環下燒結銀和燒結銅升溫變化比較
3、J. Appl. Polym. Sci.：磁場中制備各向異性石墨烯納米片/環氧樹脂復合材料作為有效散熱電子封裝材料
如今，解決熱管理問題是提高各種小型電子設備性能的必要條件。然而，聚合物的固有導熱系數非常低，而將高導熱納米填料與聚合物復合可以有效提高聚合物的導熱系數。
近日，昆明理工大學的研究人員??究了不同磁場對石墨烯納米片（GNPs）取向的影響及其對環氧納米復合材料熱導率的影響。通過在制備過程中使用磁場對準的GNP來提高熱導率，制備了具有不同GNP含量的各種納米復合材料樣品。結果表明，添加5 wt% GNP的樣品的面內熱導率達到0.75 Wm?1 K?1，比純環氧樹脂高276.6%，各向異性系數（K∥/K⊥）達到3.3。此外，還進行了溫升試驗來模擬用作電子封裝材料的納米復合材料的導熱系數，結果表明，僅使用較低的填料量，復合材料的面內導熱系數得到顯著提高。這為導熱復合材料的制備提供了思路，并展示出其作為下一代電子設備熱管理封裝材料的潛力。該文章以“Anisotropy induced in magnetic field in GNPs/epoxy composites used as an effective heat dissipation electronic packaging material”發表于J. Appl. Polym. Sci.上。
圖2. （a）三個樣品面內熱導率比較（相應紅外圖像作為加熱時間的函數）
（b）表面溫度隨加熱時間的變化
（c）各向異性導熱片的TCE曲線
4、J. Electron. Packaging：銅互連處電遷移引起的界面斷裂
隨著集成電路的小型化，電流密度不斷增加，從而加劇了電遷移的影響，使其成為微電子故障的最重要原因之一，在先進封裝的芯片銅線和再分布層（RDL）中都觀察到了這種故障模式。
近日，中國工程物理研究院等機構的研究人員深入研究了電遷移引發的銅/電介質界面開裂的失效模型，特別是在銅互連的陽極端。該研究采用連續位錯模型來確定銅線內外存在的界面質量擴散引起的應力場。除了陰極或陽極側的預期拉伸或壓縮應力之外，在介電層和銅線的陽極端之間的界面處還發現了異常應力奇異點，這種奇異的應力分布在電遷移的影響下導致了陽極端的介電層的壓縮部分中的裂紋。提出的理論預測與實驗數據吻合較好，并提出了一種類似于斷裂力學應力強度因子的新型失效準則。該文章以“Interfacial Fracture Caused by Electromigration at Copper Interconnects”發表于J. Electron. Packaging上。
圖3. 電遷移斷裂狀態下互連長度與電流密度的關系
2 技術動態
1、關于Chiplet關鍵標準的簡要概述
片上系統（SoC）架構的擴展正在逼近極限，因此通過die-to-die互聯的小芯片（chiplet）異構集成封裝被認為是重要的突破方向之一，然而chiplet之間的互連技術仍處于初級發展階段，如何優化chiplet之間的互連受到廣泛關注。
因此，建立chiplet之間的互連標準變得十分必要。下面將簡要介紹關于chiplet互連的三個標準，這些標準將可能在創建chiplet生態系統方面扮演至關重要的角色。
（1）束線（Bunch of Wires, BoW）
束線互連技術定義了單個封裝內的一對die之間的開放的可互操作的物理接口，并指定了一個針對SoC分解進行優化的物理層（PHY），該物理層是形成chiplet多芯片互連的基礎。BoW背后的原始互連技術是由Eliyan（一家chiplet互連初創公司）的首席執行官同時也是聯合創始人的Ramin Farjadrad開發，并于2018年將其納入名為“開放計算項目”（Open Compute Project, OCP）中進行標準化。該技術后來被OCP采用為小芯片互連方案。
圖4. BoW是一種用于die-to-die（D2D）互連的開放PHY規范，提供并行接口，可以通過有機層壓板或先進封裝技術實現（圖片來源：Eliyan）
（2）通用芯粒互連通道（Universal Chiplet Interconnect Express，UCIe）
2022年3月，一種die-to-die連接的開放行業標準被一個聯盟推出，該聯盟集結了包括半導體制造、封裝廠商以及云服務和IP供應商等共80多家企業。該標準的推出是實現多芯片系統異構集成的重要一步，為chiplet封裝概念提供了一個新的設計生態系統。
UCIe在封裝級別提供了一種“即插即用”的互連標準，該標準使不同廠商用不同工藝技術制造的die之間的互操作性效率更高。該標準是基于BoW互連中相同的信號和時鐘方案以及架構基礎，目前UCIe 1.1可以使用。
圖5. UCIe定義了封裝中chiplet的關鍵性能指標（圖片來源：UCIe）
（3）高帶寬存儲器（High Bandwidth Memory, HBM）
雖然確切來說，HBM不算chiplet標準，但HBM能夠將大量儲存芯片封裝到更小的空間中，因此成為了chiplet設計中的重要組成部分。HBM采用硅通孔（TSV）技術在各層儲存芯片中提供垂直互連通道，使得存儲芯片實現堆疊。HBM最初的設計目的是減少存儲器和處理器之間的數據傳輸距離，用于數據中心和云計算等計算密級型應用。但由于其垂直堆疊DRAM芯片的能力，與chiplet設計具有高度相關性，這也是為什么目前一些新的chiplet解決方案支持UCIe和HBM協議。
圖6. 最初為高性能計算（HPC）應用程序設計的HBM在chiplet設計生態系統中發揮著關鍵作用（圖片來源：Eliyan）
（source: a sneak peek at chiplet standards, EDN）